A design methodology for specification and performances evaluation of Network On Chip

Djamel Adrouche 1 Rabah Sadoun 1 Sébastien Pillement 2
1 ENP - Ecole Nationale Polytechnique [Alger]
2 CAIRN - Energy Efficient Computing ArchItectures with Embedded Reconfigurable Resources
Inria Rennes – Bretagne Atlantique , IRISA-D3 - ARCHITECTURE
Type de document :
Communication dans un congrès
IEEE International Workshop on Reliability Aware System Design and Test, 2011, Chennai, India. 2011
Liste complète des métadonnées
https://hal.inria.fr/hal-00650595
Contributeur : Sébastien Pillement <>
Soumis le : dimanche 11 décembre 2011 - 11:41:05
Dernière modification le : mercredi 16 mai 2018 - 11:23:26

Identifiants

  • HAL Id : hal-00650595, version 1

Collections

INRIA | IRISA | IRISA-D3 | UR1-UFR-ISTIC | UNIV-RENNES

Citation

Djamel Adrouche, Rabah Sadoun, Sébastien Pillement. A design methodology for specification and performances evaluation of Network On Chip. IEEE International Workshop on Reliability Aware System Design and Test, 2011, Chennai, India. 2011. 〈hal-00650595〉

Exporter

BibTeX TEI DC DCterms EndNote

Partager

Métriques

Consultations de la notice

643

Contact


archive-ouverte@inria.fr