Sequential Multiplier with Sub-linear Gate Complexity - Inria - Institut national de recherche en sciences et technologies du numérique Accéder directement au contenu
Rapport (Rapport De Recherche) Année : 2012

Sequential Multiplier with Sub-linear Gate Complexity

Résumé

In this article, we present a new sequential multiplier for extended binary finite fields. Like its existing counterparts, the proposed multiplier has a linear complexity in flip-flop or temporary storage requirements, but a sub-linear complexity in gate counts. For the underlying polynomial multiplication, the proposed field multiplier relies on the Horner scheme.
Dans cet article, nous présentons un nouveau mutiplieur séquentiel pour des extension de corps binaire. De la même manière que pour les multiplieur séquentiel usuel, le multiplieur proposé a lui aussi une complexité linéaire en mémoire temporaire (flip-flop), mais a, en contre partie, une complexité en porte (XOR et ET logique) sous-linéaire. La multiplication polynomiale sous-jacente est basé sur la méthode de Horner.
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Origine : Fichiers produits par l'(les) auteur(s)
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Dates et versions

hal-00712085 , version 1 (26-06-2012)

Identifiants

  • HAL Id : hal-00712085 , version 1

Citer

Anwar Hasan, Christophe Negre. Sequential Multiplier with Sub-linear Gate Complexity. [Research Report] 2012, pp.12. ⟨hal-00712085⟩
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