Modélisation du coût de la cohérence de cache pour améliorer le tuilage de boucles

Bertrand Putigny 1, 2 Denis Barthou 1, 2 Brice Goglin 2, 1
2 RUNTIME - Efficient runtime systems for parallel architectures
Inria Bordeaux - Sud-Ouest, UB - Université de Bordeaux, CNRS - Centre National de la Recherche Scientifique : UMR5800
Résumé : Nous présentons un modèle exprimant le coût de la cohérence de cache au sein de processeurs multi-coeurs. Ce modèle est construit sur un ensemble de micro benchmarks prenant en compte l'état (dans protocole de cohérence) dans lequel sont les données. Ce modèle très fin permet d'adapter le tiling des boucles durant la phase de compilation afin, d'une part d'optimiser la réutilisation des données et, d'autre part de minimiser le surcoût dû au protocole de cohérence. Par ailleurs nous justifions les bénéfices de la finesse de notre modèle, et notamment de la prise en compte de l'état des lignes de cache dans notre modèle en montrant. Notre modélisation fine des caches montre que des optimisations mono-coeurs classiques telles que le tiling au niveau du cache L1 peuvent se révéler inefficaces sur des architectures parallèles. De plus l'utilisation de notre modèle permet de trouver les optimisations nécessaires à l'amélioration des performances sur des processeurs multi-coeurs.
Document type :
Conference papers
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https://hal.inria.fr/hal-00788286
Contributor : Bertrand Putigny <>
Submitted on : Thursday, February 14, 2013 - 10:49:19 AM
Last modification on : Wednesday, May 15, 2019 - 5:24:04 PM

Identifiers

  • HAL Id : hal-00788286, version 1

Citation

Bertrand Putigny, Denis Barthou, Brice Goglin. Modélisation du coût de la cohérence de cache pour améliorer le tuilage de boucles. Quatrièmes rencontres de la communauté française de compilation, Inria Nancy - Grand Est, Dec 2011, Saint-Hippolyte, France. ⟨hal-00788286⟩

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