Analyse formelle du protocole ACE : cohérence de caches des systèmes sur puce

Abderahman Kriouile 1 Wendelin Serwe 1, *
* Auteur correspondant
1 CONVECS - Construction of verified concurrent systems
Inria Grenoble - Rhône-Alpes, LIG - Laboratoire d'Informatique de Grenoble
Résumé : Les architectures des systèmes sur puce (System-on-Chip, SoC) d'aujourd'hui intègrent de nombreux composants différents tels que les processeurs, les accélérateurs, les mémoires et les blocs d'entrée/sortie, certains pouvant contenir des caches. Etant donné que l'effort de validation basée sur la simulation, actuellement utilisée dans l'industrie, croît de façon exponentielle avec la complexité des SoCs, nous nous intéressons à des techniques de vérification formelle. Nous utilisons la boîte à outils CADP pour développer et valider un modèle formel d'un SoC générique conforme à la spécification ACE, récemment proposée par ARM dans le but de mettre en \oe uvre la cohérence de cache au niveau système.
Type de document :
Communication dans un congrès
École d'été Temps-Réel 2013, Aug 2013, Toulouse, France. pp.130-133, 2013, Actes de l'École d'été Temps-Réel 2013
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https://hal.inria.fr/hal-00876665
Contributeur : Wendelin Serwe <>
Soumis le : vendredi 25 octobre 2013 - 10:59:44
Dernière modification le : jeudi 11 octobre 2018 - 08:48:04
Document(s) archivé(s) le : lundi 27 janvier 2014 - 12:56:51

Identifiants

  • HAL Id : hal-00876665, version 1

Citation

Abderahman Kriouile, Wendelin Serwe. Analyse formelle du protocole ACE : cohérence de caches des systèmes sur puce. École d'été Temps-Réel 2013, Aug 2013, Toulouse, France. pp.130-133, 2013, Actes de l'École d'été Temps-Réel 2013. 〈hal-00876665〉

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