Placement en Ligne de Tâches sur Architecture Dynamiquement Reconfigurable Hétérogène

Résumé : Les architectures dynamiquement et partiellement reconfigurables tels les FPGAs sont actuellement de type hétérogène avec des blocs DSP, RAM et d'interface de communication en complément des éléments logiques. Cependant, dans la plupart des approches de placement en ligne de tâches, l'architecture reconfigurable est modélisée comme une architecture homogène (avec des éléments logique exclusivement). Dans ce travail, nous proposons un modèle d'architecture reconfigurable hétérogène défini dans le projet FP7 Flextiles. Une heuristique de placement en ligne de tâches sur architecture hétérogène, multi-contexte, dynamiquement et partiellement reconfigurable est également proposée. Ce type d'architecture permet de charger le bitstream d'une tâche dans une deuxième couche de la mémoire de reconfiguration tandis que la première couche correspond à la tâche en cours d'exécution.
Type de document :
Poster
Colloque GDR SOC-SIP, Jun 2014, Paris, France. 2014
Liste complète des métadonnées

https://hal.inria.fr/hal-01061009
Contributeur : Emmanuel Casseau <>
Soumis le : jeudi 4 septembre 2014 - 18:01:38
Dernière modification le : jeudi 15 novembre 2018 - 11:57:40

Identifiants

  • HAL Id : hal-01061009, version 1

Citation

Quang Hoa Le, Emmanuel Casseau, Antoine Courtay. Placement en Ligne de Tâches sur Architecture Dynamiquement Reconfigurable Hétérogène. Colloque GDR SOC-SIP, Jun 2014, Paris, France. 2014. 〈hal-01061009〉

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