Une architecture minimisant les échanges entre processeur et mémoire

Florent de Dinechin 1 Maxime Darrin 2 Antonin Dudermel 2 Sébastien Michelland 2 Alban Reynaud 2
1 SOCRATE - Software and Cognitive radio for telecommunications
Inria Grenoble - Rhône-Alpes, CITI - CITI Centre of Innovation in Telecommunications and Integration of services
Résumé : Dans une architecture de von Neumann, les échanges de données représentent le gros de l'éner-gie dépensée. Or le processeur communique avec la mémoire au moyen d'un bus d'adresse et d'un bus de données de grandes tailles (entre 8 et 64 bits). Cette granularité contraint ces échanges, et en particulier l'encodage des instructions du processeur. Cet article étudie ce qui est possible en levant cette contrainte. Il propose une architecture 64 bits dont la mémoire est adressable par bit, ce qui permet des instructions de taille arbitraire. Pour ne pas devoir en-voyer une adresse complète à la mémoire à chaque accès, la solution proposée est l'usage de pointeurs auto-incrémentés dupliqués dans la mémoire et le processeur. Cet article décrit aussi une expérience pédagogique réalisée à l'ENS-Lyon. Un premier jeu d'instruction a été défini en TD et son encodage choisi à la main. Ceci a permis aux étudiants d'écrire en binôme un assembleur et un simulateur, puis plusieurs milliers de lignes de programmes allant du petit noyau de calcul au jeu vidéo et à l'émulateur. Sur les traces de ces programmes, on a pu ensuite calculer un encodage optimal des instructions en fonction de leur fréquence, et les comparer à l'encodage initial. Cette étude a aussi porté sur la quantité de bits transférés entre processeur et mémoire.
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Contributor : Florent de Dinechin <>
Submitted on : Wednesday, December 19, 2018 - 9:17:13 AM
Last modification on : Tuesday, November 19, 2019 - 11:52:56 AM
Long-term archiving on : Wednesday, March 20, 2019 - 2:19:32 PM

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  • HAL Id : hal-01959855, version 1

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Florent de Dinechin, Maxime Darrin, Antonin Dudermel, Sébastien Michelland, Alban Reynaud. Une architecture minimisant les échanges entre processeur et mémoire. ComPAS 2018 - Conférence d’informatique en Parallélisme, Architecture et Système, Jul 2018, Toulouse, France. pp.1-8. ⟨hal-01959855⟩

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