Exploration architecturale de l'accumulateur de Kulisch

Yohann Uguen 1 Florent de Dinechin 1
1 SOCRATE - Software and Cognitive radio for telecommunications
CITI - CITI Centre of Innovation in Telecommunications and Integration of services, Inria Grenoble - Rhône-Alpes
Résumé : Les sommes de produit utilisant le format flottant accumulent des erreurs d’arrondi pouvant altérer la précision du résultat. Face à ce constat, Kulisch a proposé d’utiliser un accumulateur interne suffisamment grand pour couvrir l’éventail d’exposants flottants, ce qui permet de ne jamais arrondir les additions. Cette architecture n’a jamais aboutie dans les processeurs grand public car elle était considérée comme trop lente et/ou utilisant trop de ressources. Cependant, elle peut être intéressante dans le cadre des FPGAs pour deux raisons. D’une part, on peut y utiliser un format flottant non standard, plus petit que 32 bits. La faible précision du format peut être compensée par l’exactitude de l’accumulation dans une architecture dont la taille devient raisonnable. D’autre part, l’addition de nombres flottants dans un tel accumulateur est associative. Dans un flot de synthèse de haut niveau, ceci permet des optimisations qui sont interdites en flottant standard. Ce travail compare donc plusieurs implémentations de l’accumulateur de Kulisch, dont deux sont originales. Ces architectures sont implémentées dans un générateur de C++ entièrement configurable produisant du code compatible avec VivadoHLS. Les comparaisons effectuées sur FPGAs Xilinx Kintex 7 montrent une amélioration par rapport à la solution de Kulisch en termes de surface et de rapidité. De plus, la comparaison avec des implémentations flottantes classiques montre des compromis intéressants.
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Contributor : Yohann Uguen <>
Submitted on : Thursday, May 16, 2019 - 4:35:18 PM
Last modification on : Tuesday, November 19, 2019 - 11:34:12 AM

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  • HAL Id : hal-02131977, version 1

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Yohann Uguen, Florent de Dinechin. Exploration architecturale de l'accumulateur de Kulisch. Compas'2017 - Conférence d’informatique en Parallélisme, Architecture et Système, Jun 2017, Sophia Antipolis, France. pp.1-8. ⟨hal-02131977⟩

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