Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA

Nicolas Boullis 1 Arnaud Tisserand 1
1 ARENAIRE - Computer arithmetic
Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l'Informatique du Parallélisme
Résumé : Cet article présente une méthode de génération automatique d'opérateurs arithmétiques matériels pour des calculs basés sur des multiplications par des constantes et des additions. A partir d'un recodage des nombres et d'algorithmes particuliers de recherche de sous-expressions communes, on arrive à diminuer sensiblement la surface des opérateurs réalisés. Cette méthode à été implantée dans un générateur de code VHDL et testée dans le cas de l'IDCT sur des FPGA de la famille Virtex de Xilinx. Sur cette application particulière, on note un facteur de 5,8 sur l'amélioration du produit .
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https://hal.inria.fr/inria-00072102
Contributor : Rapport de Recherche Inria <>
Submitted on : Tuesday, May 23, 2006 - 7:47:36 PM
Last modification on : Thursday, February 7, 2019 - 4:47:14 PM
Long-term archiving on : Sunday, April 4, 2010 - 10:53:16 PM

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  • HAL Id : inria-00072102, version 1

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Citation

Nicolas Boullis, Arnaud Tisserand. Génération automatique d'architectures de calcul pour des opérations linéaires : application à l'IDCT sur FPGA. [Rapport de recherche] RR-4486, INRIA. 2002. ⟨inria-00072102⟩

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