Un Réseau systolique intégré pour la correction de fautes de frappe

Dominique Lavenier 1
1 API - Parallel VLSI Architectures
IRISA - Institut de Recherche en Informatique et Systèmes Aléatoires, INRIA Rennes
Résumé : Ce rapport présente la réalisation d'un circuit VLSI spécialisé pour la correction de fautes de frappe. L'architecture du circuit est basée sur une structure réguliere, un réseau systolique bidimensionnel de 69 processeurs. La méthodologie suivie pendant la conception du circuit tire profit de cette regularité, notamment pendant les phases de validation.
Type de document :
Rapport
[Rapport de recherche] RR-1755, INRIA. 1992
Liste complète des métadonnées

https://hal.inria.fr/inria-00076995
Contributeur : Rapport de Recherche Inria <>
Soumis le : lundi 29 mai 2006 - 11:48:09
Dernière modification le : mercredi 11 avril 2018 - 01:50:59
Document(s) archivé(s) le : vendredi 13 mai 2011 - 22:25:37

Fichiers

Identifiants

  • HAL Id : inria-00076995, version 1

Citation

Dominique Lavenier. Un Réseau systolique intégré pour la correction de fautes de frappe. [Rapport de recherche] RR-1755, INRIA. 1992. 〈inria-00076995〉

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