Un Réseau systolique intégré pour la correction de fautes de frappe
Résumé
Ce rapport présente la réalisation d'un circuit VLSI spécialisé pour la correction de fautes de frappe. L'architecture du circuit est basée sur une structure réguliere, un réseau systolique bidimensionnel de 69 processeurs. La méthodologie suivie pendant la conception du circuit tire profit de cette regularité, notamment pendant les phases de validation.