Accelerating HMMER on FPGA using Parallel Prefixes and Reductions

Résumé : HMMER est un outil basé sur la notion profils à base modèles de Markov cachés, qui est très largement utilisé en bio-informatique. Les parties critiques de l'algorithme (fonctions MSV et P7Viterbi) utilisées dans HMMER sont très consommatrices en temps de calcul et réputées très difficiles à paralléliser. Dans cet article, nous proposons un schéma de parallélisation original pour HMMER, basé sur une reformulation mathématique de l'algorithme qui permet de découvrir de nouvelles possibilités de parallélisation bien adaptées à des implantations matérielles dédiées. Nous avons implanté cette approche sur un accélérateur FPGA et avons mesuré des gains en performance supérieurs à 10 par rapport à l'implémentation logicielle de HMMER3, laquelle exploite pourtant déjà de manière extrêmement efficace les extensions SIMD des processeurs x86
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Rapport
[Research Report] RR-7370, INRIA. 2010
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https://hal.inria.fr/inria-00515298
Contributeur : Naeem Abbas <>
Soumis le : vendredi 17 décembre 2010 - 10:04:09
Dernière modification le : mercredi 16 mai 2018 - 11:23:26
Document(s) archivé(s) le : vendredi 2 décembre 2016 - 17:28:24

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  • HAL Id : inria-00515298, version 2

Citation

Naeem Abbas, Steven Derrien, Sanjay Rajopadhye, Patrice Quinton. Accelerating HMMER on FPGA using Parallel Prefixes and Reductions. [Research Report] RR-7370, INRIA. 2010. 〈inria-00515298v2〉

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