Accelerating HMMER on FPGA using Parallel Prefixes and Reductions

Résumé : HMMER est un outil basé sur la notion de profils à base de modèles de Markov cachés, qui est très largement utilisé en bio-informatique. Les parties critiques de l'algorithme (fonctions MSV et P7Viterbi) utilisées dans HMMER sont très consommatrices en temps de calcul et réputées très difficiles à paralléliser. Dans cet article, nous proposons un schéma de parallélisation original pour HMMER, basé sur une reformulation mathématique de l'algorithme qui permet de découvrir de nouvelles possibilités de parallélisation bien adaptées à des implantations matérielles dédiées. Nous avons implanté cette approche sur un accélérateur FPGA et avons mesuré des gains en performance supérieurs à 10 par rapport à l'implémentation logicielle de HMMER3, laquelle exploite pourtant déjà de manière extrêmement efficace les extensions SIMD des processeurs x86.
Type de document :
Communication dans un congrès
Proc. of the IEEE International Conference on Field-Programmable Technology (FPT'10), Dec 2010, Beijing, China, China. x-proceedings = yes, x-international-audience = yes, x-editorial-board = yes, x-invited-conference, 2010
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https://hal.inria.fr/inria-00554191
Contributeur : Steven Derrien <>
Soumis le : lundi 10 janvier 2011 - 14:29:40
Dernière modification le : mercredi 16 mai 2018 - 11:23:26

Identifiants

  • HAL Id : inria-00554191, version 1

Citation

Naeem Abbas, Steven Derrien, Patrice Quinton, Sanjay Rajopadhye. Accelerating HMMER on FPGA using Parallel Prefixes and Reductions. Proc. of the IEEE International Conference on Field-Programmable Technology (FPT'10), Dec 2010, Beijing, China, China. x-proceedings = yes, x-international-audience = yes, x-editorial-board = yes, x-invited-conference, 2010. 〈inria-00554191〉

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