Error Handling and Energy Estimation Framework For Error Resilient Near-Threshold Computing

Rengarajan Ragavan 1
1 CAIRN - Energy Efficient Computing ArchItectures with Embedded Reconfigurable Resources
Inria Rennes – Bretagne Atlantique , IRISA_D3 - ARCHITECTURE
Résumé : La technique de l'adaptation dynamique de la tension d'alimentation est principalement utilisée dans la conception numérique afin d'améliorer l'efficacité énergétique en réduisant la tension d'alimentation de l'architecture. Cependant, la diminution de Vdd augmente l'impact de la variabilité et les erreurs temporelles dans les conceptions sous-nanométriques. L'objectif principal de ce travail est de gérer les erreurs temporelles et de formuler un framework pour estimer la consommation d'énergie d'applications résistantes aux erreurs dans le contexte de régime proche du seuil (NTR). Dans cette thèse, la détection et la correction d'erreurs basées sur la spéculation dynamique sont explorées dans le contexte de l'adaptation dynamique de la tension d'alimentation et de la fréquence d'horloge. Outre la détection et la correction des erreurs, certaines erreurs peuvent être également tolérées ou, en d'autres mots, les circuits peuvent être poussés au-delà de leurs limites pour calculer avec une précision réduite afin d'obtenir une plus grande efficacité énergétique. La méthode de détection et de correction d'erreur proposée atteint 71% d'augmentation de fréquence avec 2% de coût matériel supplémentaire. Ce travail implique une étude approfondie de la conception au niveau porte logique pour comprendre leur comportement sous l'augmentation de la tension d'alimentation, la tension de polarisation et la fréquence d'horloge. Une approche ascendante est réalisée en étudiant les tendances de l'énergie par rapport à l'erreur des opérateurs arithmétiques basiques au niveau transistor. Sur la base du profilage des opérateurs arithmétiques, un flot d’outil est proposé pour estimer les métriques d’énergie et d’erreurs pour différentes configurations. Nous atteignons une réduction énergétique de 89\% au maximum pour des opérateurs tels que les additionneurs 8 et 16 bits pour un coût de 20% de bits fautifs en opérant en NTR. Un modèle statistique est développé pour les opérateurs arithmétiques pour représenter leur comportement pour différentes variabilités. Ce modèle est utilisé pour des applications tolérantes aux erreurs que sont les calculs approximatifs qui peuvent accepter une marge d’erreurs. Cette méthode est également explorée pour l’unité d’exécution d’un processeur VLIW. Le framework proposé fournit une estimation rapide de l’énergie et des erreurs en fonction d’une application de test par une simple compilation via un compilateur de langage C. Dans le framework proposé pour l’estimation d’énergie, la caractérisation des opérateurs arithmétiques est effectuée au niveau transistor, et l’estimation énergétique est effectuée au niveau fonctionnel. Cette approche hybride permet une estimation rapide et précise pour les différentes configuration. Le framework proposé atteint une précision de 98% comparé à des simulations SPICE.
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Contributeur : Olivier Sentieys <>
Soumis le : vendredi 17 novembre 2017 - 08:48:34
Dernière modification le : jeudi 15 novembre 2018 - 11:58:57

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Rengarajan Ragavan. Error Handling and Energy Estimation Framework For Error Resilient Near-Threshold Computing. Embedded Systems. Rennes 1, 2017. English. 〈tel-01636803〉

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