Ce résultat s'inscrit dans la continuité de nos efforts précédents concernant l'ordonnancement périodique de tâches sous contraintes de stockage. Notre contexte est l'optimisation de programmes embarqués. Nos tâches représentent les instructions répétitives d'une boucle POUR d'un programme. Certaines instructions écrivent des résultats dans des registres. Un registre ne peut être libéré (et par conséquent pouvant contenir le résultat d'une autre instruction) que lorsque tous les consommateurs (i.e. lecteurs) de la donnée ont été exécutés. Le but est de trouver un ordonnancement périodique de ces instructions tel que le besoin en registres soit minimisé ou borné. Nous avons déjà apporté une étude théorique au problème [1] et mis en place une heuristique performante [2].

Cet exposé apporte une réponse à un problème ouvert pour l'optimisation de codes embarqués pour une famille spécifique de processeurs, appelés VLIW ou DSP. Dans cette famille de processeurs, les latences d'écriture et de lecture dans les registres sont visibles au niveau du programme. En d'autres termes, lorsqu'une instruction lit ou écrit dans un registre, le programme doit faire en sorte de garantir la latence d'accès en registres. Cette spécificité des processeurs VLIW ou DSP rend l'optimisation des registres plus délicate mais simplifie la conception architecturale de ces processeurs. Jusqu'à présent, il n'y a pas eu de réponse satisfaisante dans la communauté d'optimisation de codes concernant l'optimisation des registres dans ce type de processeurs. Notre modèle théorique [1] définit bien le problème mais n'a apporté qu'une solution partielle jusqu'à présent. Dans cet exposé, nous vous présentons notre dernier développement sur ce sujet en apportant une heuristique itérative se basant sur la programmation linéaire.