An Architecture for tolerating processor failures in shared-memory multiprocessors - Inria - Institut national de recherche en sciences et technologies du numérique Accéder directement au contenu
Article Dans Une Revue IEEE Transactions on Computers Année : 1996

An Architecture for tolerating processor failures in shared-memory multiprocessors

Résumé

no abstract

Mots clés

TAF FASST

Domaines

Calcul parallèle, distribué et partagé [cs.DC]

Christine Morin  : Connectez-vous pour contacter le contributeur

https://inria.hal.science/hal-01271108

Soumis le : lundi 8 février 2016-18:01:30

Dernière modification le : vendredi 24 mars 2023-14:53:01

Fichier non déposé

Dates et versions

hal-01271108 , version 1 (08-02-2016)

Identifiants

  • HAL Id : hal-01271108 , version 1

Citer

Michel Banâtre, Alain Gefflaut, Philippe Joubert, Christine Morin, Pete Lee. An Architecture for tolerating processor failures in shared-memory multiprocessors. IEEE Transactions on Computers, 1996, 45 (10), pp.1101--1115. ⟨hal-01271108⟩

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