Multi-operand Decimal Adder Trees for FPGAs

Alvaro Vazquez 1, * Florent De Dinechin 1
* Auteur correspondant
1 ARENAIRE - Computer arithmetic
Inria Grenoble - Rhône-Alpes, LIP - Laboratoire de l'Informatique du Parallélisme
Résumé : La recherche sur l'implantation en matériel de l'arithmétique décimale est actuellement très active, la plupart des travaux portant sur des opérateurs pour les processeurs, en virgule fixe ou flottante. Mais les techniques développées pour un circuit intégré n'aboutissent pas forcément à une implémentation optimale dans un FPGA. Il n'y a que peu d'études ciblant explicitement les FPGA. Cet article s'intéresse dans ce contexte, à l'addition BCD multi-opérande, au cœur de multiplieurs et de multiplieurs-accumulateurs à faible latence. Nous étudions les architectures proposées pour cette opération décimale, et nous observons que, sur FPGA, leur performance (surface et latence) est très inférieure à celle des opérations binaire à précision comparable. Nous présentons donc dans cet article une nouvelle technique d'addition BCD multi-opérandes qui s'avère plus efficace que les propositions précédentes sur les FPGA actuels. Elle s'adapte particulièrement bien à la structure fine des FPGA Xilinx Virtex-5/Virtex-6, et se prête bien au pipeline. Les résultats de synthèse montrent que notre implémentation divise par deux la surface et la latence par rapport aux propositions précédentes, les ramenant à des valeurs comparables à celles des meilleurs additionneurs multi-opérandes binaires.
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Rapport
[Research Report] RR-7420, INRIA. 2010, pp.20
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Contributeur : Alvaro Vazquez <>
Soumis le : jeudi 14 octobre 2010 - 12:39:09
Dernière modification le : samedi 21 avril 2018 - 01:27:18
Document(s) archivé(s) le : jeudi 25 octobre 2012 - 17:15:27

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Alvaro Vazquez, Florent De Dinechin. Multi-operand Decimal Adder Trees for FPGAs. [Research Report] RR-7420, INRIA. 2010, pp.20. 〈inria-00526327〉

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