Sequential Multiplier with Sub-linear Gate Complexity

Anwar Hasan 1 Christophe Negre 2
2 DALI - Digits, Architectures et Logiciels Informatiques
LIRMM - Laboratoire d'Informatique de Robotique et de Microélectronique de Montpellier, UPVD - Université de Perpignan Via Domitia
Résumé : Dans cet article, nous présentons un nouveau mutiplieur séquentiel pour des extension de corps binaire. De la même manière que pour les multiplieur séquentiel usuel, le multiplieur proposé a lui aussi une complexité linéaire en mémoire temporaire (flip-flop), mais a, en contre partie, une complexité en porte (XOR et ET logique) sous-linéaire. La multiplication polynomiale sous-jacente est basé sur la méthode de Horner.
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Contributeur : Christophe Negre <>
Soumis le : mardi 26 juin 2012 - 13:50:03
Dernière modification le : jeudi 24 mai 2018 - 15:59:23
Document(s) archivé(s) le : jeudi 27 septembre 2012 - 02:40:28

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Anwar Hasan, Christophe Negre. Sequential Multiplier with Sub-linear Gate Complexity. [Research Report] 2012, pp.12. 〈hal-00712085〉

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