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Conference papers
Synthèse d'architecture sur FPGA sous contrainte de précision des calculs
Résumé : Les FPGAs sont de plus en plus considérés comme une solution incontournable pour les applications de traitement du signal. Dans le même temps, les contraintes telles que le coût, la consommation et le temps de mise sur le marché des applications de traitement du signal exigent la mise en oeuvre de méthodologies d'implantation automatique d'algorithmes spécifiés en virgule flottante au sein de FPGAs utilisant l'arithmétique virgule fixe. Dans cet article, une nouvelle méthodologie de synthèse d'architecture sous contrainte de précision est présentée. Cette approche s'appuie sur une bibliothèque d'opérateurs arithmétiques virgule fixe caractérisant le coût des opérateurs en fonction de leur largeur. Pour obtenir une implantation efficace, le processus d'optimisation est couplé avec la synthèse d'architecture. De plus, l'évaluation de la précision est réalisée par une approche analytique permettant ainsi d'obtenir des temps d'optimisation raisonnables.
Cited literature [5 references]
https://hal.inria.fr/inria-00000853
Contributor : Elodie Foret Connect in order to contact the contributor
Submitted on : Friday, November 25, 2005 - 1:47:18 PM
Last modification on : Friday, February 4, 2022 - 3:18:42 AM
Long-term archiving on: : Friday, September 14, 2012 - 3:55:48 PM
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