Les circuits asynchrones ont été explorés au cours des dernières décennies comme une alternative pour surmonter les problèmes et les limites apportés par la conception synchrone, en particulier lorsque les nœuds technologiques récents atteignent des limites physiques et que les variations de processus, de tension et de température (PVT) ont un impact significatif sur le comportement des circuits.Cela fait progresser l'utilisation de circuits asynchrones dans différentes applications nécessitant une grande vitesse, une faible consommation d'énergie, de la robustesse ou de la sécurité.En raison de leur style de conception non conventionnel, il n'est pas si banal de les concevoir.En effet, la conception asynchrone est peu enseignée dans les écoles d'ingénieurs et son flux de conception n'est pas entièrement compatible avec les outils commerciaux, qui ont été développés à l'origine pour des mises en place synchrones.Par conséquent, plusieurs méthodologies et techniques ont été introduites pour faciliter son adoption par l'industrie.Cependant, le flux de conception synchrone bien établi entrave les paradigmes de conception alternatifs et crée même une résistance à la poursuite du développement d'un flux de conception entièrement automatisé et optimisé pour les circuits asynchrones.Cela a également pour effet secondaire d'entraver les efforts visant à développer des techniques de test et de diagnostic pour ce type de circuits.Dans ce contexte, cette thèse porte sur les techniques dédiées au test et à l'analyse des circuits asynchrones.Une première partie présente une architecture de conception pour la testabilité (DFT) permettant des tests à la vitesse sur des circuits asynchrones bundled-data (BD), tout en maintenant un faible encombrement et une compatibilité avec les outils de DFT et de génération automatique de séquences de test (ATPG).L'architecture proposée a été mise en œuvre avec succès dans deux circuits de cas d'étude afin de montrer les détails techniques par des étapes de synthèse et d'ATPG, ainsi que de donner un aperçu des résultats tels que la couverture des défauts et l'utilisation de surface.La deuxième partie explore l'analyse des canaux caché sur les circuits asynchrones, en tirant parti de leur signature actuelle et de leur comportement intrinsèque.Cela a été appliqué à la détection des chevaux de Troie matériels (HT).Grâce à des expériences de simulation, il est démontré la capacité des circuits asynchrones à fournir des signatures de courant locales pour identifier la présence de minuscules HT.Les résultats montrent qu'une douzaine de transistors HT est détectable dans la conception de 13 000 transistors. De plus, une telle analyse ne nécessite pas de circuits ou de ports d'alimentation supplémentaires.