Enhanced FPGA Architecture and CAD Flow for Efficient Runtime Hardware Reconfiguration

Christophe Huriaux 1
1 CAIRN - Energy Efficient Computing ArchItectures with Embedded Reconfigurable Resources
Inria Rennes – Bretagne Atlantique , IRISA-D3 - ARCHITECTURE
Résumé : Les capacités d’auto-reconfiguration des architectures FPGA modernes ouvrent la voie à des applications dynamiques capables d’adapter leur fonctionnement pour répondre à des évènements ponctuels. Les flots de reconfiguration des architectures commerciales sont aujourd’hui aboutis mais limités par des contraintes inhérentes à la complexité de ces circuits. Dans cette thèse, plusieurs contributions sont avancées afin de proposer une architecture FPGA reconfigurable permettant le placement dynamique de tâches matérielles. Dans un premier temps, une représentation intermédiaire des données de configuration de ces tâches, indépendante de leur positionnement final, est présentée. Cette représentation permet notamment d’atteindre des taux de compression allant jusqu’à 11× par rapport à la représentation brute d’une tâche. Un flot de conception basé sur des outils de l’état de l’art accompagne cette re- présentation et génère des tâches relogeables à partir d’une description haut-niveau. Ensuite, le comportement en ligne de ce mécanisme est étudié. Deux algorithmes permettant le décodage de ces tâches et la génération en temps-réel des données de configuration propres à l’architectures son décrits. Par ailleurs, une amélioration du réseau d’interconnexion d’une architecture FPGA est proposée pour accroître la flexibilité du placement de tâches hétérogènes, avec une augmentation de 10% en moyenne du délai du chemin critique. Enfin, une alternative programmable aux mé- moires de configuration de ces circuits est étudiée pour faciliter leur reconfiguration partielle.
Type de document :
Thèse
Hardware Architecture [cs.AR]. Université de Rennes 1, 2015. English
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https://hal.inria.fr/tel-01253498
Contributeur : Christophe Huriaux <>
Soumis le : mercredi 2 mars 2016 - 14:00:27
Dernière modification le : mercredi 2 mars 2016 - 18:08:24
Document(s) archivé(s) le : vendredi 3 juin 2016 - 11:18:00

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  • HAL Id : tel-01253498, version 1

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Christophe Huriaux. Enhanced FPGA Architecture and CAD Flow for Efficient Runtime Hardware Reconfiguration. Hardware Architecture [cs.AR]. Université de Rennes 1, 2015. English. 〈tel-01253498v1〉

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